电子科技大学电子信息工程专业《EDA技术》作业及答案3
A.设计准备
B.总体设计
C.详细设计
D.设计数据
A
A.:=
B.<=
C.==
D.=
B
A.信号赋值可以有延迟时间
B.变量赋值无时间延迟
C.变量可以看作硬件的一根连线
D.进程对信号敏感
C
A.FLASH
B.EEPROM
C.PROM
D.SRAM
D
A.*.scf
B.*.vhd
C.*.gdf
D.*.sof
B
A.’010
B.‘001
C.‘011
D.’100
B
A.数据说明和进程
B.结构体说明和结构体功能描述
C.顺序描述语句和并行执行语句
D.结构体例化和结构体赋值
B
A.C
B.硬件描述语言
C.C
D.JAVA
B
A.12
B.4
C.8
D.16
A
A.形式仿真
B.数值仿真
C.功能仿真
D.行为仿真
C
A.1100
B.1101
C.1110
D.1000
B
A.4b’1011
B.4b’1111
C.1b’1
D.1b’0
C
A.综合就是将电路的高级语言转化成低级的,可与FPGA/CPLD的基本结构相映射的网表文件
B.为实现系统的速度、面积、性能的要求,需要对综合加以约束,称为综合约束
C.综合可理解为,将软件描述与给定的硬件结构用电路网表文件表示的映射过程,并且这种映射关系不是唯一的
D.综合是纯软件的转换过程,与器件硬件结构无关
D
A.下标名
B.段名
C.总线名
D.字符串
B
A.IEEE
B.STD
C.WORK
D.PACKAGE
A
A.clock’EVENT
B.clock’EVENT AND clock=‘2’
C.clok=‘1’
D.clock’EVENT AND clock=‘1’
D
A.if clk’event and clk=‘1’ then
B.if falling_edge(clk) then
C.if clk’event and clk=‘0’ then
D.if clk’stable and not clk=‘1’ then
D
A.wait语句
B.process语句
C.块语句
D.生成语句
A
A.2,2
B.2,4
C.4,2
D.4,4
D
A.实体、子程序、配置
B.实体、结构体、配置、函数
C.结构体、状态机、程序包和库
D.实体、结构体、程序包和库
D