电子科技大学电子信息工程专业《EDA技术》作业及答案3

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1、EDA设计流程包括()、设计输入、设计处理和器件编程四个步骤。

A.设计准备

B.总体设计

C.详细设计

D.设计数据

本题答案:
A
2、请在下例的语句中选择所需的符号____。signal a,b,c:std_logic;c____a+b after 10ns;

A.:=

B.<=

C.==

D.=

本题答案:
B
3、下面关于信号和变量的比较,错误的是()。

A.信号赋值可以有延迟时间

B.变量赋值无时间延迟

C.变量可以看作硬件的一根连线

D.进程对信号敏感

本题答案:
C
4、基于下面技术的PLD器件中允许编程次数最多的是()。

A.FLASH

B.EEPROM

C.PROM

D.SRAM

本题答案:
D
5、MAXPLUS的文本文件类型是(后缀名)是()。

A.*.scf

B.*.vhd

C.*.gdf

D.*.sof

本题答案:
B
6、关于数组A的定义如下:signal A:bit_vector(7 downto 0);那么,A=“00110101”,A(7 downto 5)=()。

A.’010

B.‘001

C.‘011

D.’100

本题答案:
B
7、一个完整结构的结构体由哪两个基本层次组成()。

A.数据说明和进程

B.结构体说明和结构体功能描述

C.顺序描述语句和并行执行语句

D.结构体例化和结构体赋值

本题答案:
B
8、文本输入方式是指采用()进行电路设计的方式。

A.C

B.硬件描述语言

C.C

D.JAVA

本题答案:
B
9、字符串型文字O“1234”的长度为()。

A.12

B.4

C.8

D.16

本题答案:
A
10、EDA的设计验证包括()、时序仿真和器件测试三个过程。

A.形式仿真

B.数值仿真

C.功能仿真

D.行为仿真

本题答案:
C
11、值为“1110”的标准逻辑矢量,进行sla运算后值为()。

A.1100

B.1101

C.1110

D.1000

本题答案:
B
12、在verilog语言中,a=4b’1011,那么^a=()。

A.4b’1011

B.4b’1111

C.1b’1

D.1b’0

本题答案:
C
13、综合是EDA设计流程的关键步骤,综合就是把抽象设计层次中的一种表示转化成另一种表示的过程;在下面对综合的描述中,()是错误的。

A.综合就是将电路的高级语言转化成低级的,可与FPGA/CPLD的基本结构相映射的网表文件

B.为实现系统的速度、面积、性能的要求,需要对综合加以约束,称为综合约束

C.综合可理解为,将软件描述与给定的硬件结构用电路网表文件表示的映射过程,并且这种映射关系不是唯一的

D.综合是纯软件的转换过程,与器件硬件结构无关

本题答案:
D
14、在VHDL中,可以用()表示数据或地址总线的名称。

A.下标名

B.段名

C.总线名

D.字符串

本题答案:
B
15、VHDL常用的库是()标准库。

A.IEEE

B.STD

C.WORK

D.PACKAGE

本题答案:
A
16、在VHDL中,用语句()表示检测clock的下降沿。

A.clock’EVENT

B.clock’EVENT AND clock=‘2’

C.clok=‘1’

D.clock’EVENT AND clock=‘1’

本题答案:
D
17、在VHDL语言中,下列对时钟边沿检测描述中,错误的是()。

A.if clk’event and clk=‘1’ then

B.if falling_edge(clk) then

C.if clk’event and clk=‘0’ then

D.if clk’stable and not clk=‘1’ then

本题答案:
D
18、下面哪种语句不是并行语句()。

A.wait语句

B.process语句

C.块语句

D.生成语句

本题答案:
A
19、假设变量初值为:a=2,b=4,则以下程序执行后,a和b的值分别为()architecture rtl of example is begin process variable a,b:std_logic; begin a:=b;b:=a;end process;end rtl。

A.2,2

B.2,4

C.4,2

D.4,4

本题答案:
D
20、一个完整的VHDL程序,至少应包括三个基本组成部分是()。

A.实体、子程序、配置

B.实体、结构体、配置、函数

C.结构体、状态机、程序包和库

D.实体、结构体、程序包和库

本题答案:
D

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