电子科技大学电子信息工程专业《EDA技术》作业及答案2
A.IF
B.THEN
C.AND
D.OR
B
A.PAL
B.GAL
C.FPGA
D.EPROM
B
A.信号
B.常量
C.数据
D.变量
D
A.实体、子程序、配置
B.实体、结构体、配置、函数
C.结构体、状态机、程序包和库
D.实体、结构体、程序包和库
D
A.B+C和B+A
B.B+A和B+C
C.B+C和B+C
D.B+A和B+A
B
A.进程语句与进程语句之间是并行执行的,进程语句内部是顺序执行的
B.进程语句是可以嵌套使用的
C.块语句与块语句之间是并行执行的,块语句内部也是并行执行的
D.块语句是可以嵌套使用的
B
A.2A
B.A+2
C.A_2
D.22
C
A.总体设计
B.设计输入
C.详细设计
D.设计数据
B
A.自下而上
B.自外而里
C.自上而下
D.自里而外
A
A.顺序执行
B.并行执行
C.顺序/并行执行
D.循环执行
A
A.整数
B.以数制基数表示的
C.实数
D.物理量
A
A.形式仿真
B.时序仿真
C.数值仿真
D.行为仿真
B
A.Foundation
B.ispDesignEXPERT
C.MaxplusⅡ
D.ISE
C
A.赋值方式不同
B.定义位置不同
C.赋值行为不同
D.综合结果不同
D
A.if 语句、case 语句、return 语句、Exit 语句
B.if 语句、case 语句、Loop 语句、Next 语句、Exit 语句
C.if 语句、case 语句、Loop 语句、return 语句
D.case 语句、Loop 语句、Next 语句、null 语句
B
A.process、architecture、entity
B.process、function、procedure
C.function、entity、package
D.entity、package、procedure
B
A.if语句
B.wait语句
C.敏感信号量
D.wait语句或敏感信号量
A
A.VHDL、Verilog、C语言
B.ABEL、C++
C.VHDL、Verilog、ABEL
D.汇编语言、ABEL、VHDL
C
A.100011
B.011100
C.110011
D.010011
B
A.ISE
B.ispDesignEXPERT系列
C.QuartusⅡ
D.MaxplusⅡ
A